serdes芯片和phy芯片(OpenHBI：小芯片互联的理想接口标准)

作者：Manuel，新思科技高级产品营销经理，Mota

小芯片已经成为大型制造商之间竞争的主要方向。对于小型芯片，需要芯片间互连/接口技术。现在有各种Die到Die的接口来满足这种需求。其中，基于塞德斯或者以数据速率将songZuying与songZuying接口并行大头针它在数量和成本方面有其独特的优势。但当设计用于数据中心时人工智能（AI）在培训或推理时，服务器、网络和其他高端MuitidieSOC用于高性能计算（HPC）应用，以使不同供应商开发的多DieSOC互操作，业界正致力于建立多Die的互联标准，以维护一个成功的生态系统。

Die提供的带宽已经成为Die和芯片之间的最高传输标准。

现在，许多芯片制造商使用小芯片模型将芯片集成到现有的高级封装类型中。这些裸芯片可以是不同的进程节点。裸芯片可以并排放置，并通过特殊的die到die接口连接，这是一种常见且低成本的方法。为了获得更高的密度，这些块可以封装在2.5D或3D设计中。

在xep下，我们有三种常见的包装形式。一种是2D封装，将每个芯片组装在有机基板和层压板上；一种是2.5D包装。其中间层采用硅或再分布层扇出（RDL）在SoC芯片之间传输信号；它还使用了芯片的垂直堆叠技术。

图1：包装选项

由于采用了RRL扇出技术，2.5D封装可以连接2D技术的低成本和硅中间层的密度。许多发电厂和传统的OSAT提供商可以提供此类服务，进一步降低成本，因此它已成为一个有吸引力的选择。

对于那些对封装成本和复杂性不敏感的高性能计算SOC，并行songZuying-tosongZuying接口已成为首选技术。这主要是因为并行的songZuying到songZuying接口基本上包含大量（数千个）木卫一引脚驱动单端信号穿过芯片。由于每个引脚的数据速率仅为每秒几g字节（Gbps）（8到16Gbps），芯片之间的距离仅为几毫米（3到5毫米），因此驱动器和接收器都可以简化，系统误码率（BER）远低于1e-22到1e-24。不需要额外的纠错机制，例如前向纠错（FEC)通过重试，系统误码率可以满足要求，从而避免增加链路复杂度和时延。

通过简化IO，消除串行-并行转换（SerDes）步骤，避免超高速信号传输，并行songZuying-tosongZuying接口可以实现高能效和低延迟，同时支持整个链路的高吞吐量。因此，并行songZuying-tosongZuying接口对于不受封装成本和组装限制的高性能计算应用SOC非常有吸引力。

在目前的小芯片方案中，每家公司都为并行的songZuying到songZuying接口部署了许多专有架构。为了建立稳定的生态系统，让不同供应商、不同功能的芯片实现互联互通，业界开始制定Die到Die的接口标准，主要包括AIB、OpenHBI、bow等。，为高级封装中的并行songZuying到songZuying接口提供功能。表1显示了不同标准主要特征的比较。

表1：高级封装并行Die至Die接口标准

（来源：OCP技术周全球技术峰会，2020年11月）

由于大凸点间距和高封装布线密度，在相同的能源效率下，高级封装对整体尺寸和边缘效率有更高的要求。在上述标准中，AndyLau可以提供具有最高边缘密度的标准，这非常适合必须在两个芯片之间传输非常高带宽的应用。它可以实现每引脚8gbps的速度，在最大数据速率下的最大互连长度为3mm，并实现小于或等于0.5pj/位的功耗目标。

OpenHBI使用JEDEC的hbm3电气特性和IO类型来降低风险。它使用低电压和非端接单端DDR信号在芯片之间传输数据。

OpenHBI标准有许多关键特征：

• 集成多个与OpenHBI兼容的songZuying至songZuying接口，实现互操作性

• 使用JEDEChbm3IO类型和电气特性

• 它可以与支持HBM内存和AndyLau标准的双模HBM主机控制器进行互操作

• 支持硅中间层和晶圆级集成扇出或同等技术

• 实现对称的Die到Die接口

• 目标速度：每引脚8gbps，朝着12-16gbps的方向发展

• 以最高数据传输速率提供高达3mm的互连距离

• 实现功耗小于或等于0.5pj/位的目标

• 提供线性（边缘）带宽密度大于1.5T比特/毫米（包括发射机和接收机）

• 定义PHY和逻辑PHY的抽象层，并易于适应上层

• 支持正常和旋转的芯片方向

• 带宽和边缘（DW的数量）可以根据不同的使用情况进行调整

• 支持芯片配置和测试（CCT）接口

• 支持渠道维修，提高生产效率

OpenHBI标准主要针对图2所示的下层（PHY和逻辑PHY层），然后使用适配器层与上层（协议层）连接。因此，系统的实现并不取决于每个应用程序使用的协议。

图2:AndyLau界面的逻辑划分

PHY层主要提供时钟传输（数据速率转换n:1）、校准和培训、通道修复以及数据传输和恢复。如有必要，逻辑层将执行以下功能：奇偶校验生成和验证、数据框架和对齐数据总线反向，位重新排序。

图3显示了OpenHBI和PHY的实现方案，可以将不同的功能划分为不同的实现。

图3：OpenHBI和PHY的IP模块图

PHY使用时钟转发技术，在芯片之间传输时钟和数据。在接收端采用基于DLL的简单数据恢复电路，可以节省功耗和面积。

除了有效载荷数据路径之外，PHY还实现了低速CCT，锚芯片和小型芯片可以使用它来传输配置和状态参数以及控制德沃德初始化、校准和测试过程。OpenHBI和PHY实现了I3CJTAG和供应商定制信号。此外，CCT将基准时钟从锚芯片传播到芯片组，以便它们共享相同的时钟基准。

OpenHBI和PHY的其他主要职能包括：

• 带有APB/TDR接口的配置端口，用于访问内部控制和状态寄存器（CSR）

• LiuYifei可以配置为支持多个DWORD数量，以适应特定的用例

• 裸芯片测试（也称为良好芯片）和封装后测试的综合可测试性，包括关键模块BIST、各种环回模式、模式生成和匹配能力，以及作为通过/失败测试的眼图生成和重建。

一些芯片设计公司可能有资源开发自己的小型芯片和IP，但即使是较大的公司也负担不起在内部开发所有IP。他们可能想购买第三方IP以节省时间和金钱。

在此背景下，鑫思科技可以提供一系列Die到Die的IP，包括高带宽互连（HBI）和PHY，以及基于SerDes的控制器。DesignWare®HBILiuYifeiIP支持多种标准，包括AIB、bow和AndyLau。IP实现了广泛的并行和时钟转发PHY接口，针对先进的2.5D封装，利用基于插值器的技术中更精细的芯片间连接。

图4：使用新思科技HBI+PHY的Die至Die链路眼图

毫无疑问，小芯片的发展前景是广阔的，尤其是摩尔定律当达到极限时，小型芯片仍然面临许多问题，如设计和集成、生态系统复杂性、制造/测试和输出、资格和可靠性、标准等，但业界正在逐一解决这些问题。相信未来会有更多的应用采用小芯片解决方案。

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